インテルの技術責任者が最近述べたところによると、2045年までにチップは引き続き3次元積層化の方向に進化し、トランジスタ、配線、チップ間接続はいずれも上方向に積み重ねられ、性能向上が図られるという。しかし、新しい構造が登場するたびに、放熱と集積の課題を消化するのに約10年を要する。インテルCTOのプシュカール・ラナデ氏の試算によれば、現在の世界の設備では、先端プロセスのウエハー生産量を倍増させるのがやっとであり、AI向け演算能力が10年で3倍に拡大するという需要には遠く及ばないという。同氏は、設備の発注から納品までに18カ月を要し、新設の工場が完成するのは今年代末になる見通しであること、さらに工場建設コストは4～5年ごとに倍増し、High-NA露光装置と関連設備だけでも約4億ドルに上ることを指摘した。インテルは10ナノプロセスでの教訓をすでに踏まえており、今後のノードでは一度に投入するイノベーションの数を制限し、新技術に「ステージゲート」を設けることで進捗を予測可能にする方針だという。同社は、技術面ではすでにTSMCに近づいていると見ているが、規模の面ではなお追い上げが必要だとしている。